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L. Le-havail-de-cette-thèse-s-'intègre-dans-un-projet-général-au-sein-du-laboratoire, I. Intemet, and . Atm, Uévolution des technologies et l'élargissement des bandes passantes des réseaux de transmission ont transféré le goulot d'étranglement concernant les débit autorisés vers les équipements constituant les naeuds actifs des réseaux. La prise en charge de la diversité des protocoles employés, de I'hétérogénéité des données et des très forts débits requis, n'est possible que par une forte montée en puissance de la capacité de traitement de ces équipements Si ce problème est déjà en bonne partie traité en ce qui concerne les routeurs et les commutateurs, beaucoup de chemin reste encore à faire concemant les équipements terminaux de circuits de données (ex: modem, carte réseau) dans le domaine du haut débit. La conception d'une architecture de processeur spécialisée dépend fortement des caractéristiques des applications auxquelles le processeur est dédié. L'architecture globale choisie pour le processeur est celle d'un ensemble d'unités de traitement généralistes (mini cceurs de processeur) ou spécialisées (modules auxiliaires) interconnectées. Le but est d'oftir une capacité de traitement parallèle élevée. Le développement d'une telle architecture nous impose de déûnir une démarche méthodologique appropriée. Cette démarche commence par une étude de protocoles de réseaux représentatifs. Le but est tout d'abord d'identifier parmi les principales tâches (opérations) des protocoles, les plus communes et les plus critiques d'entre elles. Les tâches critiques (du point de vue temporel) sont traitées par des modules spécialisés (dont l'étude fait l'objet d'autres travaux) Les tâches restantes sont prises en charge par les unités de traitement généralistes, dont l'étude constitue I'essentiel de ce travail. Les performances potentielles de ces unités généralistes sont évaluées en fonction de différentes architectures cibles (CISC, RISC, superscalaire, VLIW) La technique mise en place, pour l'évaluation des performances temporelles des architectures, repose sur une modélisation des algorithmes par chaînes de,Markov. Un banc de simulation a été réalisé implantant la technique, Atn de ne pas favoriser indûment une architecture, nous avons introduit un modèle de processeur virtuel pour coder les algorithmes sans introduire de contrainte lié à l'une des architectures. L'analyse des résultats obtenus avec le banc de simulation