Les processeurs parallèles à architecture monodimensionnelle présentent un bon compromis entre complexité matérielle et performances de traitement pour des applications de traitement d'images. LAPCAM (Linear Array Processors with Content addressable Memory) se classe dans cette catégorie et une étude théorique initiale à montré les performances intéressantes de cette architecture en comparaison avec des machines de même complexité. L'association originale d'un réseau linéaire de processeurs élémentaires et d'une mémoire CAM matricielle communicant à travers un réseau arborescent a permis l'élaboration d'algorithmes parallèles, tels que l'étiquetage de composantes connexes, dont la nature globale, par rapport aux données de l'image, rend son implantation peu efficace sur un microprocesseur. Les grandes lignes de l'architecture étant fixées une première étape du travail a été de définir de manière optimale, dans un objectif d'intégration VLSI, les bus de communication inter processeurs et entre processeurs et mémoire. Dans ce but, et compte tenu des différents modes de circulation des données, l'architecture de la mémoire a été reprécisée et des fonctions telles que RAM et FIFO furent optimisées. Pour compléter l'étude les entrées et sorties des données images furent également optimisées pour permettre un chargement parallèle aux processus de traitement en cours. La seconde phase a été consacrée à la définition des modes d'exécution des algorithmes et, par là même, à l'élaboration détaillée du processeur élémentaire. Le traitement bas niveau d'image conduit naturellement à faire fonctionner les PE en SIMD (Single Instruction Multiple Data). Les contraintes de réalisation d'un circuit intégré VLSI interdisent à priori la mise en oeuvre d'un fonctionnement MIMD pourtant nécessaire dans le cas de traitements de haut niveau. L'originalité du processeur élémentaire étudié est de permettre un fonctionnement MIMD limité sans pour autant alourdir l'architecture. Son architecture est de type RISC à instructions longues (VLIW) dont le jeu "standard" est complété par des instructions spécifiques aux multiples modes d'accès des mémoires ainsi qu'au fonctionnement en MIMD. Le contrôle de l'architecture parallèle, désormais, nommée LAPMAM (Linear Array Processors with Multi-mode Access Memory) est réalisé par un processeur hôte déterminant à chaque instant les opérations à exécuter par les PE. Les instructions de LAPMAM sont également très longues (VLIW) et comprennent les instructions et sous-instructions des PE ainsi que celles spécifiques au contrôle des communications en particulier du réseau arborescent. La dernière phase du travail, consacrée à l'implantation de LAPMAM en cellules logiques, grâce aux outils CADENCE, a pour objectif d'évaluer la faisabilité de l'architecture. Le développement d'un interpréteur de commande a permis l'exécution, sur le processeur synthétisé, d'algorithmes parallèles originaux, tels que filtrage médian, histogramme et étiquetage. Ces simulations au niveau logique confirment les très bonnes performances de LAPMAM comparées à d'autres solutions monodimensionnelles.