Dynamically reconfigurable architectures dedicated for real time processing of video signals
Architectures Reconfigurables Dynamiquement dédiées aux traitements en temps réel des signaux vidéo
Résumé
Since a few years ago, most of vision systems with reconfigurable circuits FPGA have become an intermediate solution between systems using processor circuits and systems using a ASIC's circuits. The reconfigurability of FPGA-SRAM has become a trump for the development of several applications with the same hardware. For this work, we have interested for reconfiguring dynamically (DR) this circuits. This configuration mode has been translated by a fast change of there internaI structure during the execution of operations. Novel rules of conception were defined, especially for decomposing the algorithms that we want to implement like a separate module. These modules have the particularity to be executed independently. The domain of low level real time image processing can be decomposed easily like a set of cascaded operators. However, the use of the DR in this domain, impose us to respect the constraint of video real time and to take account of FPGA circuit's reconfiguration time. This constraint must not delay the treatment' s rate. In this fact, we developed two architectures with dynamically reconfiguratiort that the technical proposition was presented in details. They are based on the desynchronisation of the video flow and the treatment flow. Moreover we suggest a criterion in order to evaluate and to compare in one hand the two architectures between them, and in other hand the DR architecture with a classical system that do not use this mode of reconfiguration. In order to validate the concept, we have selected a set of low level images processing operators with a view to implement on the dynamically reconfiguration module (MOD ARD) which are developed in the laboratory (LIEN).
Depuis quelques années les systèmes de vision à base de circuits reconfigurables FPGA s'imposent comme une solution intermédiaire entre les systèmes à processeurs et les systèmes à circuits dédiés ASIC. La reconfigurabilité des circuits FPGA-SRAM est devenue un atout incontournable pour le développement de plusieurs applications avec le même support matériel. Pour ce travail nous nous sommes plus particulièrement intéressés à la reconfiguration dynamique (RD) de ces circuits. Ce mode de configuration se traduit par un changement rapide de leur structure interne pendant l'exécution des traitements. De nouvelles règles de conception sont alors définies, notamment la décomposition des algorithmes que l'on souhaite implanter sous forme de modules exclusifs au niveau tâche. Ceux-ci possèdent donc la particularité de s'exécuter en cascade indépendamment les uns des autres. Le domaine du traitement d'images bas niveau en temps réel se décompose aisément en un ensemble d'opérateurs chaînés. Cependant, l'utilisation de la RD dans ce domaine, nous impose impérativement le respect du temps réel vidéo et la prise en compte du temps de reconfiguration des circuits FPGA-SRAM. En aucun cas cette dernière contrainte ne doit entraver ou ralentir la vitesse des traitements. De ce fait, nous avons développé deux architectures à reconfiguration dynamique dont les propositions techniques ont été détaillées. Elles sont basées sur la désynchronisation du flot vidéo et du flot de traitement. Par ailleurs nous proposons un critère permettant d'évaluer et de comparer d'une part les deux architectures entre elles et d'autre part l'architecture à RD avec un système classique n'utilisant pas ce mode de reconfiguration. Afin de valider le concept, nous avons choisi un ensemble d'opérateurs de traitements d'images bas niveau en vue de les implanter sur le module à reconfiguration dynamique (MOD_ARD) développé au laboratoire (LIEN).