Modélisation des effets de la reconfiguration dynamique sur la flexibilité d'une architecture de traitement temps réel - Université de Lorraine Access content directly
Theses Year : 2007

Modeling of the effects of the dynamic reconfiguration on flexibility of an architecture of real time processing

Modélisation des effets de la reconfiguration dynamique sur la flexibilité d'une architecture de traitement temps réel

Abstract

The principal contribution of the wired logic compared to the microprocessor is the degree of parallelism which is in higher several orders of magnitude. However, the property of configurability of these circuits involves an additionnal cost in term of silicon surface, delay and power consumption compared to circuits ASICs. The dynamic reconfiguration of the FPGA is often presented in the literature like a means of increasing their flexibility, to approach that of the microprocessors, while preserving a level of performance that if not is close to the ASIC is higher than of the microprocessors. If the performance is in general, for a given application, more easy to quantify, the situation is quite different for flexibility. In the litterature this metric has never been defined and quantified. Moreover we did not find any definition of the flexibility of an architecture for processing of data. The principal objective of this work is by one hand, to define and quantify the flexibility and by the other hand, to model the influence of the dynamic reconfiguration on flexibility. We put at the disposition the designer a metric as well as the bases of methodology allowing it to choose or not this solution according to its constraints and objectives.
L'apport principal de la logique câblée par rapport au microprocesseur est le degré de parallélisme qui est supérieur de plusieurs ordres de grandeurs. Cependant la propriété de configurabilité de ces circuits entraîne un surcoût considérable en terme de surface de silicium, de temps de propagation et de consommation énergétique par rapport à des circuits figés tels que les ASIC. La reconfiguration dynamique des FPGA est alors souvent présentée dans la littérature comme un moyen d'augmenter leur flexibilité, pour approcher celle des microprocesseurs, tout en conservant un niveau de performance sinon proche des ASIC du moins nettement supérieur à celui des microprocesseurs. Si la performance est en général, au moins pour un domaine applicatif donnée, assez facile à quantifier, il en va tout autrement pour la flexibilité. Non seulement cette dimension n'est jamais quantifiée dans la littérature, mais nous n'avons trouvé aucune définition de la flexibilité d'une architecture de traitement de données. L'objectif principal de ce travail de thèse est donc d'une part de définir et quantifier la flexibilité et d'autre part de modéliser l'influence de la reconfiguration dynamique sur la flexibilité. Nous mettons à disposition une métrique ainsi qu'un embryon de méthodologie permettant au concepteur d'opter ou non pour cette solution en fonction de ses contraintes et objectifs.
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Dates and versions

tel-01748171 , version 1 (29-03-2018)

Identifiers

  • HAL Id : tel-01748171 , version 1

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Cite

Oscar Leopoldo Perez Castañeda. Modélisation des effets de la reconfiguration dynamique sur la flexibilité d'une architecture de traitement temps réel. Autre. Université Henri Poincaré - Nancy 1, 2007. Français. ⟨NNT : 2007NAN10139⟩. ⟨tel-01748171⟩
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