A multiprocessor architecture for fast packet processing - Université de Lorraine Accéder directement au contenu
Communication Dans Un Congrès Année : 2005
Fichier non déposé

Dates et versions

hal-01883138 , version 1 (27-09-2018)

Identifiants

Citer

A. Ramazani, F. Monteiro, Camille Diou, A. Dandache. A multiprocessor architecture for fast packet processing. 2005 12th IEEE International Conference on Electronics, Circuits and Systems - (ICECS 2005), Dec 2005, Gammarth, France. ⟨10.1109/ICECS.2005.4633380⟩. ⟨hal-01883138⟩

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