A multiprocessor architecture for fast packet processing - Université de Lorraine
Communication Dans Un Congrès Année : 2005

A multiprocessor architecture for fast packet processing

Domaines

Electronique Calcul parallèle, distribué et partagé [cs.DC] Systèmes embarqués Architectures Matérielles [cs.AR] Micro et nanotechnologies/Microélectronique

Camille Diou  : Connectez-vous pour contacter le contributeur

https://hal.univ-lorraine.fr/hal-01883138

Soumis le : jeudi 27 septembre 2018-17:07:46

Dernière modification le : lundi 24 mai 2021-17:48:02

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Dates et versions

hal-01883138 , version 1 (27-09-2018)

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Citer

A. Ramazani, F. Monteiro, Camille Diou, A. Dandache. A multiprocessor architecture for fast packet processing. 2005 12th IEEE International Conference on Electronics, Circuits and Systems - (ICECS 2005), Dec 2005, Gammarth, France. ⟨10.1109/ICECS.2005.4633380⟩. ⟨hal-01883138⟩

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