L'essor des télécommunications est un des faits marquant de cette fin du siècle. Il s'accompagne d'un accroissement des applications dédiées (télévision numérique, internet). Cependant, les voies de transmissions ne sont pas parfaites et peuvent corrompre les données émises. L'utilisation des codes correcteurs d'erreurs permets alors dans une certaine mesure d'y remédier. Notre travail s'est articulé autour de deux axes. Le premier axe a consisté à trouver et développer l'architecture d'un codeur/décodeur à logique majoritaire fonctionnant à haut débit et pouvant traiter des flots continus de données. L'étude des différentes implantations possibles de diviseur polynomial (coeur du codeur/décodeur) a permis de montrer que l'architecture parallèle était la mieux adaptée à nos contraintes. Celle-ci a été décrite en VHDL synthétisable et simulée sous le logiciel Altera MaxPlus II. A partir de cette description, l'impact du degré de parallélisme sur la surface et le débit du codeur/décodeur a été étudié sur plusieurs codes à logique majoritaire (DSCC, DTI, EG). Il en ressort que l'augmentation du débit est nettement plus importante que celle de la surface (circuit EPF10K10LC84-3). Le deuxième axe de recherche a consisté à une étude de faisabilité dans la mise en oeuvre d'un code Reed-Solomon avec effacements. La méthode des effacements permets d'accroitre la capacité de correction des codes Reed-Solomon d'origine au moyen d'une technique de marquage. Habituellement, l'implantation des codes RS avec effacements est réalisée mais sans mettre en oeuvre la technique de marquage. Un tel marquage a été développé et simulé en coopération avec TDF-C2R. La simulation ayant permis de valider cette technique, un codeur/décodeur RS (127, 121, 7) a été décrit en VHDL synthétisable et simulé sous le logiciel Altera Maxplus II. Les résultats ont permis de montrer que les performances d'un tel circuit sont comparables à celles des circuits usuels n'implantant pas le marquage