Configurable digital architectures for the fast processing on FPGA of error correcting codes from the QCLDPC family
Architectures numériques configurables pour le traitement rapide sur FPGA de codes correcteurs d’erreurs de la famille QC-LDPC
Résumé
Wireless connectivity has turned essential in a growing number of systems in nearly all the domains of activity, either professional or personal. The concerned applications and devices, very varied, must make use of ever increasing and changing protocols. This constantly incurs new constraints and requirements that can only be faced with permanent innovation effort in the fields of transmission techniques, hardware/software architectures and design methodologies. The reliable transmission of data at high data rates over noisy and hence unreliable channels, requires channel coding to be used most of the time employing error correcting codes. Of these, LDPC codes are among the most effective concerning their ability to achieve near Shannon limit performance. This makes them very attractive in many areas and standars (eg. DVB-S2 in digital television, IEEE 802.11n [WiFi] and IEEE 802.16e [WiMAX] in wireless networks). The work in this thesis proposes a new architectures that is fast and easily configurable for the coding and decoding of codes from the QC-LDPC sub-family of LDPC codes. The proposed encoder and decoder architectures target implementation on FPGA. These architectures provide processing speeds that can be very high thanks to highly parallel hardware structures. Configurable parameters relate to the target code characteristics and the desired degree of parallel processing. The proposed architectures have been validated for many QC-LDPC codes. Each time, different levels of parallel processing were selected to vary the trade-off between performance (processing speed, id. flow) and cost (hardware area requirements). Despite the constraints inherent to the choice of configurability, rather high flow rates can be achieved with reasonable level of parallelism. By limiting the level of parallelism, it is possible to greatly restrict the hardware costs without yet too much limiting the achieved throughputs.
La connectivité sans fils est devenue essentielle dans un nombre sans cesse croissant de systèmes dans quasiment tous les domaines d'activité, tant professionnels que privés. Les applications et appareils concernés, très variés, doivent faire usage de protocoles toujours plus nombreux et diversifiés. Ceci induit en permanence de nouvelles contraintes et exigences auxquelles il n'est possible de faire face que par un effort permanent d'innovation dans les domaines des techniques transmission, des architectures matérielles/logicielles et des méthodologies de conception. Il s'agit notamment d'accroître encore les débits, l'autonomie et l'intégration, tout en maîtrisant, voire réduisant, les coûts de ces systèmes. Le transfert fiable à haut débit de données via des canaux de transmission sans fils bruités, donc non fiable, nécessite l'emploi d'un codage canal réalisé le plus souvent à l'aide de techniques de codage correcteur d'erreur. Parmi ces dernières, très nombreuses, les codes LDPC constituent l'une des famille les plus efficaces concernant la capacité à approcher de très près la limite de Shannon, ce qui les rends très attractifs dans de nombreux domaines et normes (ex: dans DVB-S2 en télévision numérique, IEEE~802.11n [WiFi] et IEEE~802.16e [WiMAX] en transmission sans fils mobile).Ce travail de thèse propose de nouvelles architectures rapides et facilement configurables pour le codage et le décodage d'une famille de codes LDPC, les codes QC-LDPC. Les architectures proposées pour les codeurs et décodeurs ciblent une réalisation sur FPGA. Elles offrent des vitesses de traitement qui peuvent être très élevées grâce à des structures matérielles fortement parallèles. Les paramètres configurables concernent les caractéristiques du code ciblé et le degré de traitement parallèle souhaité. Les architectures proposées ont été validées sur plusieurs codes QC-LDPC. À chaque fois, différents degrés de traitement parallèle ont été sélectionnées, permettant de varier le compromis entre performances (vitesse de traitement, donc débit) et coût (surface matérielle requise). Malgré les contraintes induites par le choix de la configurabilité, des débits relativement élevés peuvent être atteint avec des niveau de parallélisme raisonnables. En limitant le niveau de parallélisme, il est possible de fortement restreindre les coûts matériels sans trop limiter les débits atteints.
| Origine | Fichiers produits par l'(les) auteur(s) |
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